/*
 * Copyright     :  Copyright (C) 2021, Huawei Technologies Co. Ltd.
 * File name     :  hipciec_ap_dma_reg_reg_offset.h
 * Department    :  CAD Development Department
 * Author        :  xxx
 * Version       :  1.0
 * Description   :  PCIE Controller 5.0  Version 200
 * Others        :  Generated automatically by nManager V5.1
 * History       :  xxx 2021/10/25 15:27:37 Create file
 */

#ifndef __HIPCIEC50_AP_DMA_REG_REG_OFFSET_H__
#define __HIPCIEC50_AP_DMA_REG_REG_OFFSET_H__

/* HIPCIEC50_AP_DMA_REG Base address of Module's Register */
#define HIPCIEC_AP_DMA_REG_BASE                       (0x10000)

/******************************************************************************/
/*                      HiPCIECTRL50V200 HIPCIEC50_AP_DMA_REG Registers' Definitions                            */
/******************************************************************************/

#define HIPCIEC_AP_DMA_REG_DMA_ECC_REG                          (HIPCIEC_AP_DMA_REG_BASE + 0x0)    /* ECC inject register */
#define HIPCIEC_AP_DMA_REG_DMA_ECO_REG                          (HIPCIEC_AP_DMA_REG_BASE + 0x18)   /* DMA ECO REG */
#define HIPCIEC_AP_DMA_REG_DMA_EP_INT_SET_REG                   (HIPCIEC_AP_DMA_REG_BASE + 0x20)   /* DMA_EP_INT_SET */
#define HIPCIEC_AP_DMA_REG_DMA_EP_INT_MSK_REG                   (HIPCIEC_AP_DMA_REG_BASE + 0x24)   /* DMA_EP_INT_MSK */
#define HIPCIEC_AP_DMA_REG_DMA_EP_INT_REG                       (HIPCIEC_AP_DMA_REG_BASE + 0x28)   /* DMA_EP_INT */
#define HIPCIEC_AP_DMA_REG_DMA_EP_INT_STS_REG                   (HIPCIEC_AP_DMA_REG_BASE + 0x2C)   /* DMA_EP_INT_STS */
#define HIPCIEC_AP_DMA_REG_COMMON_AND_CH_ERR_STS_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x30)   /* COMMON_AND_CH_ERR_STS */
#define HIPCIEC_AP_DMA_REG_DMA_ERR_MASK_REG                     (HIPCIEC_AP_DMA_REG_BASE + 0x34)   /* DMA_ERR_MASK */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_CTRL_REG                  (HIPCIEC_AP_DMA_REG_BASE + 0x38)   /* ATOMIC_CTRL */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_HEADER_0_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3C)   /* ATOMIC_HEADER_0 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_HEADER_1_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x40)   /* ATOMIC_HEADER_1 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_HEADER_2_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x44)   /* ATOMIC_HEADER_2 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_HEADER_3_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x48)   /* ATOMIC_HEADER_3 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_DATA_0_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x4C)   /* ATOMIC_DATA_0 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_DATA_1_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x50)   /* ATOMIC_DATA_1 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_DATA_2_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x54)   /* ATOMIC_DATA_2 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_DATA_3_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x58)   /* ATOMIC_DATA_3 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_DATA_4_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x5C)   /* ATOMIC_DATA_4 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_DATA_5_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x60)   /* ATOMIC_DATA_5 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_DATA_6_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x64)   /* ATOMIC_DATA_6 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_DATA_7_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x68)   /* ATOMIC_DATA_7 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_RESP_DATA_0_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6C)   /* ATOMIC_RESP_DATA_0 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_RESP_DATA_1_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x70)   /* ATOMIC_RESP_DATA_1 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_RESP_DATA_2_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x74)   /* ATOMIC_RESP_DATA_2 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_RESP_DATA_3_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x78)   /* ATOMIC_RESP_DATA_3 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_RESP_DATA_4_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7C)   /* ATOMIC_RESP_DATA_4 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_RESP_DATA_5_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x80)   /* ATOMIC_RESP_DATA_5 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_RESP_DATA_6_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x84)   /* ATOMIC_RESP_DATA_6 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_RESP_DATA_7_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x88)   /* ATOMIC_RESP_DATA_7 */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_RESP_DATA_ST_REG          (HIPCIEC_AP_DMA_REG_BASE + 0xDC)   /* ATOMIC_RESP_DATA_ST */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_PREFIX_INF_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x144)  /* ATOMIC_PREFIX_INF */
#define HIPCIEC_AP_DMA_REG_DMA_ATOMIC_PF_VF_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x14C)  /* ATOMIC_PF_VF */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_IDLE_STS_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x150)  /* PORT_IDLE_STS */
#define HIPCIEC_AP_DMA_REG_DMA_GLOBAL_CTRL_REG                  (HIPCIEC_AP_DMA_REG_BASE + 0x180)  /* DMA global contrl register */
#define HIPCIEC_AP_DMA_REG_DMA_CH_RAS_LEVEL_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x184)  /* DMA ch err ras level */
#define HIPCIEC_AP_DMA_REG_DMA_CM_RAS_LEVEL_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x188)  /* DMA common err ras level */
#define HIPCIEC_AP_DMA_REG_DMA_INT_MODE_SEL_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x18C)  /* DMA interrupt mode select */
#define HIPCIEC_AP_DMA_REG_DMA_CM_CE_RO_REG                     (HIPCIEC_AP_DMA_REG_BASE + 0x244)  /* DMA_CM_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_CM_NFE_RO_REG                    (HIPCIEC_AP_DMA_REG_BASE + 0x248)  /* DMA_CM_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_CM_FE_RO_REG                     (HIPCIEC_AP_DMA_REG_BASE + 0x24C)  /* DMA_CM_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_CH_VF_REG_QUAT_EN_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2D8)  /* DMA_QUEUE_VF_REG_QUARANTINE_ENABLE */
#define HIPCIEC_AP_DMA_REG_DMA_COMMON_INT_ROUTE_SEL_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2DC)  /* DMA_COMMON_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CH_DONE_STS_0_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2E0)  /* DMA channel done status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_DONE_STS_1_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2E4)  /* DMA channel done status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_DONE_STS_2_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2E8)  /* DMA channel done status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_DONE_STS_3_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2EC)  /* DMA channel done status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_DONE_STS_4_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2F0)  /* DMA channel done status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_DONE_STS_5_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2F4)  /* DMA channel done status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_DONE_STS_6_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2F8)  /* DMA channel done status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_DONE_STS_7_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2FC)  /* DMA channel done status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_DONE_STS_8_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x300)  /* DMA channel done status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_DONE_STS_9_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x304)  /* DMA channel done status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_DONE_STS_10_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x308)  /* DMA channel done status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_DONE_STS_11_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x30C)  /* DMA channel done status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_DONE_STS_12_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x310)  /* DMA channel done status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_DONE_STS_13_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x314)  /* DMA channel done status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_DONE_STS_14_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x318)  /* DMA channel done status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_DONE_STS_15_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x31C)  /* DMA channel done status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_ERR_STS_0_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x320)  /* DMA channel error status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_ERR_STS_1_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x324)  /* DMA channel error status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_ERR_STS_2_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x328)  /* DMA channel error status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_ERR_STS_3_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x32C)  /* DMA channel error status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_ERR_STS_4_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x330)  /* DMA channel error status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_ERR_STS_5_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x334)  /* DMA channel error status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_ERR_STS_6_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x338)  /* DMA channel error status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_ERR_STS_7_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x33C)  /* DMA channel error status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_ERR_STS_8_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x340)  /* DMA channel error status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_ERR_STS_9_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x344)  /* DMA channel error status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_ERR_STS_10_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x348)  /* DMA channel error status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_ERR_STS_11_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x34C)  /* DMA channel error status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_ERR_STS_12_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x350)  /* DMA channel error status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_ERR_STS_13_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x354)  /* DMA channel error status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_ERR_STS_14_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x358)  /* DMA channel error status */
#define HIPCIEC_AP_DMA_REG_DMA_CH_ERR_STS_15_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x35C)  /* DMA channel error status */
#define HIPCIEC_AP_DMA_REG_DMA_EP_RESET_REG                     (HIPCIEC_AP_DMA_REG_BASE + 0x360)  /* DMA_EP_RESET */
#define HIPCIEC_AP_DMA_REG_DMA_SQ_PREFETCH_BUF_REL_TO_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x364)  /* DMA_SQ_PREFETCH_BUF_REL_TO */
#define HIPCIEC_AP_DMA_REG_DMA_BUF_POOL_CFG_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x368)  /* DMA_BUF_POOL_CFG */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CFG0_0_REG                  (HIPCIEC_AP_DMA_REG_BASE + 0x800)  /* DMA_PORT_CFG0 */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CFG0_1_REG                  (HIPCIEC_AP_DMA_REG_BASE + 0x820)  /* DMA_PORT_CFG0 */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CFG0_2_REG                  (HIPCIEC_AP_DMA_REG_BASE + 0x840)  /* DMA_PORT_CFG0 */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CFG0_3_REG                  (HIPCIEC_AP_DMA_REG_BASE + 0x860)  /* DMA_PORT_CFG0 */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CFG0_4_REG                  (HIPCIEC_AP_DMA_REG_BASE + 0x880)  /* DMA_PORT_CFG0 */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CFG0_5_REG                  (HIPCIEC_AP_DMA_REG_BASE + 0x8A0)  /* DMA_PORT_CFG0 */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CFG0_6_REG                  (HIPCIEC_AP_DMA_REG_BASE + 0x8C0)  /* DMA_PORT_CFG0 */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CFG0_7_REG                  (HIPCIEC_AP_DMA_REG_BASE + 0x8E0)  /* DMA_PORT_CFG0 */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CFG0_8_REG                  (HIPCIEC_AP_DMA_REG_BASE + 0x900)  /* DMA_PORT_CFG0 */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CFG0_9_REG                  (HIPCIEC_AP_DMA_REG_BASE + 0x920)  /* DMA_PORT_CFG0 */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CFG0_10_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x940)  /* DMA_PORT_CFG0 */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CFG0_11_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x960)  /* DMA_PORT_CFG0 */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CFG0_12_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x980)  /* DMA_PORT_CFG0 */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CFG0_13_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x9A0)  /* DMA_PORT_CFG0 */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CFG0_14_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x9C0)  /* DMA_PORT_CFG0 */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CFG0_15_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x9E0)  /* DMA_PORT_CFG0 */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CE_RO_0_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x804)  /* DMA_PORT_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CE_RO_1_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x824)  /* DMA_PORT_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CE_RO_2_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x844)  /* DMA_PORT_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CE_RO_3_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x864)  /* DMA_PORT_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CE_RO_4_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x884)  /* DMA_PORT_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CE_RO_5_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x8A4)  /* DMA_PORT_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CE_RO_6_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x8C4)  /* DMA_PORT_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CE_RO_7_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x8E4)  /* DMA_PORT_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CE_RO_8_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x904)  /* DMA_PORT_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CE_RO_9_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x924)  /* DMA_PORT_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CE_RO_10_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x944)  /* DMA_PORT_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CE_RO_11_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x964)  /* DMA_PORT_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CE_RO_12_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x984)  /* DMA_PORT_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CE_RO_13_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x9A4)  /* DMA_PORT_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CE_RO_14_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x9C4)  /* DMA_PORT_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_CE_RO_15_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x9E4)  /* DMA_PORT_CE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_NFE_RO_0_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x808)  /* DMA_PORT_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_NFE_RO_1_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x828)  /* DMA_PORT_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_NFE_RO_2_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x848)  /* DMA_PORT_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_NFE_RO_3_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x868)  /* DMA_PORT_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_NFE_RO_4_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x888)  /* DMA_PORT_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_NFE_RO_5_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x8A8)  /* DMA_PORT_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_NFE_RO_6_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x8C8)  /* DMA_PORT_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_NFE_RO_7_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x8E8)  /* DMA_PORT_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_NFE_RO_8_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x908)  /* DMA_PORT_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_NFE_RO_9_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x928)  /* DMA_PORT_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_NFE_RO_10_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x948)  /* DMA_PORT_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_NFE_RO_11_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x968)  /* DMA_PORT_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_NFE_RO_12_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x988)  /* DMA_PORT_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_NFE_RO_13_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x9A8)  /* DMA_PORT_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_NFE_RO_14_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x9C8)  /* DMA_PORT_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_NFE_RO_15_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x9E8)  /* DMA_PORT_NFE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_FE_RO_0_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x80C)  /* DMA_PORT_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_FE_RO_1_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x82C)  /* DMA_PORT_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_FE_RO_2_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x84C)  /* DMA_PORT_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_FE_RO_3_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x86C)  /* DMA_PORT_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_FE_RO_4_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x88C)  /* DMA_PORT_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_FE_RO_5_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x8AC)  /* DMA_PORT_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_FE_RO_6_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x8CC)  /* DMA_PORT_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_FE_RO_7_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x8EC)  /* DMA_PORT_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_FE_RO_8_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x90C)  /* DMA_PORT_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_FE_RO_9_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x92C)  /* DMA_PORT_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_FE_RO_10_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x94C)  /* DMA_PORT_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_FE_RO_11_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x96C)  /* DMA_PORT_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_FE_RO_12_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x98C)  /* DMA_PORT_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_FE_RO_13_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x9AC)  /* DMA_PORT_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_FE_RO_14_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x9CC)  /* DMA_PORT_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_PORT_FE_RO_15_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x9EC)  /* DMA_PORT_FE_RO */
#define HIPCIEC_AP_DMA_REG_DMA_FLR_DISABLE_REG                  (HIPCIEC_AP_DMA_REG_BASE + 0xA00)  /* DMA_FLR_DISABLE */
#define HIPCIEC_AP_DMA_REG_DMA_RP_PORT_REQ_ID_CFG_REG           (HIPCIEC_AP_DMA_REG_BASE + 0xA04)  /* DMA_RP_PORT_REQ_ID_CFG */
#define HIPCIEC_AP_DMA_REG_DMA_EP_PORT_REQ_ID_CFG_REG           (HIPCIEC_AP_DMA_REG_BASE + 0xA08)  /* DMA_EP_PORT_REQ_ID_CFG */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_ID_STS_0_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x1800) /* LOCAL_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_ID_STS_1_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x1804) /* LOCAL_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_ID_STS_2_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x1808) /* LOCAL_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_ID_STS_3_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x180C) /* LOCAL_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_ID_STS_4_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x1810) /* LOCAL_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_ID_STS_5_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x1814) /* LOCAL_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_ID_STS_6_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x1818) /* LOCAL_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_ID_STS_7_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x181C) /* LOCAL_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_ID_STS_8_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x1820) /* LOCAL_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_ID_STS_9_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x1824) /* LOCAL_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_ID_STS_10_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1828) /* LOCAL_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_ID_STS_11_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x182C) /* LOCAL_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_ID_STS_12_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1830) /* LOCAL_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_ID_STS_13_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1834) /* LOCAL_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_ID_STS_14_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1838) /* LOCAL_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_ID_STS_15_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x183C) /* LOCAL_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ID_STS_0_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x1840) /* LOCAL_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ID_STS_1_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x1844) /* LOCAL_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ID_STS_2_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x1848) /* LOCAL_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ID_STS_3_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x184C) /* LOCAL_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ID_STS_4_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x1850) /* LOCAL_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ID_STS_5_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x1854) /* LOCAL_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ID_STS_6_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x1858) /* LOCAL_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ID_STS_7_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x185C) /* LOCAL_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ID_STS_8_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x1860) /* LOCAL_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ID_STS_9_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x1864) /* LOCAL_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ID_STS_10_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x1868) /* LOCAL_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ID_STS_11_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x186C) /* LOCAL_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ID_STS_12_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x1870) /* LOCAL_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ID_STS_13_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x1874) /* LOCAL_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ID_STS_14_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x1878) /* LOCAL_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ID_STS_15_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x187C) /* LOCAL_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_ID_STS_0_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1880) /* REMOTE_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_ID_STS_1_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1884) /* REMOTE_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_ID_STS_2_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1888) /* REMOTE_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_ID_STS_3_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x188C) /* REMOTE_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_ID_STS_4_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1890) /* REMOTE_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_ID_STS_5_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1894) /* REMOTE_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_ID_STS_6_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1898) /* REMOTE_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_ID_STS_7_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x189C) /* REMOTE_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_ID_STS_8_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x18A0) /* REMOTE_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_ID_STS_9_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x18A4) /* REMOTE_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_ID_STS_10_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x18A8) /* REMOTE_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_ID_STS_11_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x18AC) /* REMOTE_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_ID_STS_12_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x18B0) /* REMOTE_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_ID_STS_13_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x18B4) /* REMOTE_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_ID_STS_14_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x18B8) /* REMOTE_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_ID_STS_15_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x18BC) /* REMOTE_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ID_STS_0_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x18C0) /* REMOTE_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ID_STS_1_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x18C4) /* REMOTE_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ID_STS_2_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x18C8) /* REMOTE_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ID_STS_3_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x18CC) /* REMOTE_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ID_STS_4_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x18D0) /* REMOTE_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ID_STS_5_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x18D4) /* REMOTE_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ID_STS_6_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x18D8) /* REMOTE_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ID_STS_7_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x18DC) /* REMOTE_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ID_STS_8_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x18E0) /* REMOTE_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ID_STS_9_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x18E4) /* REMOTE_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ID_STS_10_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x18E8) /* REMOTE_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ID_STS_11_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x18EC) /* REMOTE_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ID_STS_12_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x18F0) /* REMOTE_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ID_STS_13_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x18F4) /* REMOTE_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ID_STS_14_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x18F8) /* REMOTE_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ID_STS_15_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x18FC) /* REMOTE_P_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_NP_ID_STS_0_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x1900) /* SQ_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_NP_ID_STS_1_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x1904) /* SQ_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_NP_ID_STS_2_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x1908) /* SQ_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_NP_ID_STS_3_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x190C) /* SQ_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_NP_ID_STS_4_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x1910) /* SQ_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_NP_ID_STS_5_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x1914) /* SQ_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_NP_ID_STS_6_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x1918) /* SQ_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_NP_ID_STS_7_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x191C) /* SQ_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_NP_ID_STS_8_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x1920) /* SQ_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_NP_ID_STS_9_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x1924) /* SQ_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_NP_ID_STS_10_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x1928) /* SQ_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_NP_ID_STS_11_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x192C) /* SQ_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_NP_ID_STS_12_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x1930) /* SQ_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_NP_ID_STS_13_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x1934) /* SQ_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_NP_ID_STS_14_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x1938) /* SQ_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_NP_ID_STS_15_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x193C) /* SQ_NP_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_ID_STS_0_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x1940) /* PA_REQ_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_ID_STS_1_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x1944) /* PA_REQ_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_ID_STS_2_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x1948) /* PA_REQ_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_ID_STS_3_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x194C) /* PA_REQ_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_ID_STS_4_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x1950) /* PA_REQ_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_ID_STS_5_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x1954) /* PA_REQ_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_ID_STS_6_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x1958) /* PA_REQ_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_ID_STS_7_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x195C) /* PA_REQ_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_ID_STS_8_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x1960) /* PA_REQ_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_ID_STS_9_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x1964) /* PA_REQ_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_ID_STS_10_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x1968) /* PA_REQ_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_ID_STS_11_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x196C) /* PA_REQ_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_ID_STS_12_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x1970) /* PA_REQ_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_ID_STS_13_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x1974) /* PA_REQ_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_ID_STS_14_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x1978) /* PA_REQ_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_ID_STS_15_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x197C) /* PA_REQ_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALLOCATE_ID_STS_0_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1980) /* BUF_ALLOCATE_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALLOCATE_ID_STS_1_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1984) /* BUF_ALLOCATE_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALLOCATE_ID_STS_2_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1988) /* BUF_ALLOCATE_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALLOCATE_ID_STS_3_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x198C) /* BUF_ALLOCATE_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALLOCATE_ID_STS_4_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1990) /* BUF_ALLOCATE_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALLOCATE_ID_STS_5_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1994) /* BUF_ALLOCATE_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALLOCATE_ID_STS_6_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1998) /* BUF_ALLOCATE_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALLOCATE_ID_STS_7_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x199C) /* BUF_ALLOCATE_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALLOCATE_ID_STS_8_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x19A0) /* BUF_ALLOCATE_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALLOCATE_ID_STS_9_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x19A4) /* BUF_ALLOCATE_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALLOCATE_ID_STS_10_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x19A8) /* BUF_ALLOCATE_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALLOCATE_ID_STS_11_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x19AC) /* BUF_ALLOCATE_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALLOCATE_ID_STS_12_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x19B0) /* BUF_ALLOCATE_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALLOCATE_ID_STS_13_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x19B4) /* BUF_ALLOCATE_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALLOCATE_ID_STS_14_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x19B8) /* BUF_ALLOCATE_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALLOCATE_ID_STS_15_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x19BC) /* BUF_ALLOCATE_ID_STS */
#define HIPCIEC_AP_DMA_REG_DFX_CMTB_ENTRY_STS_0_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x19C0) /* CMTB_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_CMTB_ENTRY_STS_1_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x19C4) /* CMTB_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_CMTB_ENTRY_STS_2_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x19C8) /* CMTB_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_CMTB_ENTRY_STS_3_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x19CC) /* CMTB_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_CMTB_ENTRY_STS_4_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x19D0) /* CMTB_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_CMTB_ENTRY_STS_5_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x19D4) /* CMTB_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_CMTB_ENTRY_STS_6_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x19D8) /* CMTB_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_CMTB_ENTRY_STS_7_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x19DC) /* CMTB_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_CMTB_ENTRY_STS_8_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x19E0) /* CMTB_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_CMTB_ENTRY_STS_9_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x19E4) /* CMTB_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_CMTB_ENTRY_STS_10_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x19E8) /* CMTB_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_CMTB_ENTRY_STS_11_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x19EC) /* CMTB_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_CMTB_ENTRY_STS_12_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x19F0) /* CMTB_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_CMTB_ENTRY_STS_13_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x19F4) /* CMTB_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_CMTB_ENTRY_STS_14_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x19F8) /* CMTB_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_CMTB_ENTRY_STS_15_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x19FC) /* CMTB_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PREBUF_ENTRY_STS_0_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1A00) /* PREBUF_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PREBUF_ENTRY_STS_1_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1A04) /* PREBUF_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PREBUF_ENTRY_STS_2_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1A08) /* PREBUF_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PREBUF_ENTRY_STS_3_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1A0C) /* PREBUF_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PREBUF_ENTRY_STS_4_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1A10) /* PREBUF_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PREBUF_ENTRY_STS_5_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1A14) /* PREBUF_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PREBUF_ENTRY_STS_6_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1A18) /* PREBUF_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PREBUF_ENTRY_STS_7_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1A1C) /* PREBUF_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PREBUF_ENTRY_STS_8_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1A20) /* PREBUF_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PREBUF_ENTRY_STS_9_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1A24) /* PREBUF_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PREBUF_ENTRY_STS_10_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x1A28) /* PREBUF_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PREBUF_ENTRY_STS_11_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x1A2C) /* PREBUF_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PREBUF_ENTRY_STS_12_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x1A30) /* PREBUF_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PREBUF_ENTRY_STS_13_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x1A34) /* PREBUF_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PREBUF_ENTRY_STS_14_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x1A38) /* PREBUF_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_PREBUF_ENTRY_STS_15_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x1A3C) /* PREBUF_ENTRY_STS */
#define HIPCIEC_AP_DMA_REG_DFX_INF_BACK_PRESS_STS0_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x1A40) /* DMA_INF_BACK_PRESS_STS0 */
#define HIPCIEC_AP_DMA_REG_DFX_INF_BACK_PRESS_STS1_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x1A44) /* DMA_INF_BACK_PRESS_STS1 */
#define HIPCIEC_AP_DMA_REG_DFX_INF_BACK_PRESS_STS2_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x1A48) /* DMA_INF_BACK_PRESS_STS1 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_WRR_DISABLE_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x1A4C) /* DFX_DMA_WRR_DISABLE */
#define HIPCIEC_AP_DMA_REG_DFX_PA_REQ_TLP_NUM_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x1C00) /* PA_REQ_TLP_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_PA_BACK_TLP_NUM_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x1C04) /* PA_BACK_TLP_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_PA_RETRY_TLP_NUM_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x1C08) /* PA_RELEASE_TLP_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_NP_TLP_NUM_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x1C0C) /* LOCAL_NP_TLP_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_CPL_HEAD_TLP_NUM_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x1C10) /* LOCAL_CPL_HEAD_TLP_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_CPL_DATA_TLP_NUM_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x1C14) /* LOCAL_CPL_DATA_TLP_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_CPL_EXT_DATA_TLP_NUM_REG   (HIPCIEC_AP_DMA_REG_BASE + 0x1C18) /* LOCAL_CPL_EXT_DATA_TLP_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_HEAD_TLP_NUM_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x1C1C) /* LOCAL_P_HEAD_TLP_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LOCAL_P_ACK_TLP_NUM_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x1C20) /* LOCAL_P_DATA_TLP_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALOC_PORT_REQ_NUM_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1C24) /* BUF_ALOC_PORT_REQ_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALOC_PORT_RESULT_NUM_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x1C28) /* BUF_ALOC_PORT_RESULT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_FAIL_SIZE_NUM_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x1C2C) /* BUF_FAIL_SIZE_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_ALOC_SIZE_NUM_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x1C30) /* BUF_ALOC_SIZE_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_NP_RELEASE_SIZE_NUM_REG      (HIPCIEC_AP_DMA_REG_BASE + 0x1C34) /* BUF_NP_RELEASE_SIZE_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_P_RELEASE_SIZE_NUM_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x1C38) /* BUF_P_RELEASE_SIZE_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_BUF_PORT_RELEASE_SIZE_NUM_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x1C3C) /* BUF_PORT_RELEASE_SIZE_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_HEAD_TLP_NUM_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x1C40) /* REMOTE_NP_HEAD_TLP_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_NP_DATA_TLP_NUM_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x1C44) /* REMOTE_NP_DATA_TLP_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_CPL_HEAD_NUM_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x1C48) /* REMOTE_CPL_HEAD_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_HEAD_NUM_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x1C50) /* REMOTE_P_HEAD_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_DATA_NUM_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x1C54) /* REMOTE_P_DATA_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_EXT_DATA_NUM_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1C58) /* REMOTE_P_EXT_DATA_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_P_ACK_NUM_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x1C5C) /* REMOTE_P_ACK_NIM */
#define HIPCIEC_AP_DMA_REG_DFX_REMOTE_CPL_ACK_NUM_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x1C60) /* REMOTE_CPL_ACK_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LINK_DOWN_EVENT_NUM_0_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1C68) /* LINK_DOWN_EVENT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LINK_DOWN_EVENT_NUM_1_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1C6C) /* LINK_DOWN_EVENT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LINK_DOWN_EVENT_NUM_2_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1C70) /* LINK_DOWN_EVENT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LINK_DOWN_EVENT_NUM_3_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1C74) /* LINK_DOWN_EVENT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LINK_DOWN_EVENT_NUM_4_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1C78) /* LINK_DOWN_EVENT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LINK_DOWN_EVENT_NUM_5_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1C7C) /* LINK_DOWN_EVENT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LINK_DOWN_EVENT_NUM_6_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1C80) /* LINK_DOWN_EVENT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LINK_DOWN_EVENT_NUM_7_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1C84) /* LINK_DOWN_EVENT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LINK_DOWN_EVENT_NUM_8_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1C88) /* LINK_DOWN_EVENT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LINK_DOWN_EVENT_NUM_9_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x1C8C) /* LINK_DOWN_EVENT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LINK_DOWN_EVENT_NUM_10_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x1C90) /* LINK_DOWN_EVENT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LINK_DOWN_EVENT_NUM_11_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x1C94) /* LINK_DOWN_EVENT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LINK_DOWN_EVENT_NUM_12_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x1C98) /* LINK_DOWN_EVENT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LINK_DOWN_EVENT_NUM_13_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x1C9C) /* LINK_DOWN_EVENT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LINK_DOWN_EVENT_NUM_14_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x1CA0) /* LINK_DOWN_EVENT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_LINK_DOWN_EVENT_NUM_15_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x1CA4) /* LINK_DOWN_EVENT_NUM */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_PREBUF_MEM0_ECC_ERR_ADDR_REG (HIPCIEC_AP_DMA_REG_BASE + 0x1CA8) /* ECC err address register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_PREBUF_MEM0_ECC_CNT_REG      (HIPCIEC_AP_DMA_REG_BASE + 0x1CAC) /* ECC err cnt register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_LOC_NP_OSTB_ECC_ERR_ADDR_REG (HIPCIEC_AP_DMA_REG_BASE + 0x1CB0) /* ECC err address register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_LOC_NP_OSTB_ECC_CNT_REG      (HIPCIEC_AP_DMA_REG_BASE + 0x1CB4) /* ECC err cnt register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_RMT_NP_OSTB_ECC_ERR_ADDR_REG (HIPCIEC_AP_DMA_REG_BASE + 0x1CB8) /* ECC err address register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_RMT_NP_OSTB_ECC_CNT_REG      (HIPCIEC_AP_DMA_REG_BASE + 0x1CBC) /* ECC err cnt register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_PREBUF_MEM1_ECC_ERR_ADDR_REG (HIPCIEC_AP_DMA_REG_BASE + 0x1CC0) /* ECC err address register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_PREBUF_MEM1_ECC_CNT_REG      (HIPCIEC_AP_DMA_REG_BASE + 0x1CC4) /* ECC err cnt register */
#define HIPCIEC_AP_DMA_REG_DFX_LKP_PERFORM_MEMECC_ERR_ADDR_REG  (HIPCIEC_AP_DMA_REG_BASE + 0x1CC8) /* ECC err address register */
#define HIPCIEC_AP_DMA_REG_DFX_LKP_PERFORM_MEMECC_CNT_REG       (HIPCIEC_AP_DMA_REG_BASE + 0x1CCC) /* ECC err cnt register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_0_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2000) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_1_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2100) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_2_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2200) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_3_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2300) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_4_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2400) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_5_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2500) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_6_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2600) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_7_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2700) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_8_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2800) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_9_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2900) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_10_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2A00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_11_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2B00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_12_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2C00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_13_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2D00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_14_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2E00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_15_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2F00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_16_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3000) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_17_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3100) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_18_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3200) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_19_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3300) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_20_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3400) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_21_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3500) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_22_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3600) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_23_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3700) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_24_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3800) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_25_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3900) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_26_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3A00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_27_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3B00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_28_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3C00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_29_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3D00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_30_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3E00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_31_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3F00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_32_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4000) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_33_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4100) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_34_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4200) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_35_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4300) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_36_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4400) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_37_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4500) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_38_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4600) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_39_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4700) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_40_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4800) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_41_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4900) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_42_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4A00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_43_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4B00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_44_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4C00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_45_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4D00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_46_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4E00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_47_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4F00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_48_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5000) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_49_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5100) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_50_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5200) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_51_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5300) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_52_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5400) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_53_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5500) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_54_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5600) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_55_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5700) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_56_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5800) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_57_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5900) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_58_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5A00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_59_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5B00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_60_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5C00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_61_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5D00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_62_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5E00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_63_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5F00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_64_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6000) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_65_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6100) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_66_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6200) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_67_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6300) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_68_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6400) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_69_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6500) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_70_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6600) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_71_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6700) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_72_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6800) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_73_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6900) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_74_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6A00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_75_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6B00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_76_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6C00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_77_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6D00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_78_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6E00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_79_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6F00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_80_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7000) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_81_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7100) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_82_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7200) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_83_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7300) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_84_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7400) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_85_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7500) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_86_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7600) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_87_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7700) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_88_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7800) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_89_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7900) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_90_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7A00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_91_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7B00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_92_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7C00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_93_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7D00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_94_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7E00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_95_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7F00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_96_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8000) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_97_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8100) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_98_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8200) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_99_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8300) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_100_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8400) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_101_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8500) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_102_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8600) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_103_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8700) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_104_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8800) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_105_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8900) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_106_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8A00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_107_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8B00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_108_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8C00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_109_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8D00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_110_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8E00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_111_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8F00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_112_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9000) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_113_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9100) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_114_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9200) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_115_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9300) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_116_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9400) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_117_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9500) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_118_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9600) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_119_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9700) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_120_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9800) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_121_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9900) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_122_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9A00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_123_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9B00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_124_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9C00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_125_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9D00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_126_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9E00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_L_127_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9F00) /* DMA Queue SQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_0_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2004) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_1_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2104) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_2_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2204) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_3_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2304) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_4_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2404) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_5_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2504) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_6_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2604) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_7_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2704) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_8_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2804) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_9_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2904) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_10_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2A04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_11_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2B04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_12_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2C04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_13_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2D04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_14_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2E04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_15_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2F04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_16_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3004) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_17_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3104) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_18_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3204) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_19_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3304) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_20_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3404) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_21_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3504) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_22_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3604) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_23_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3704) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_24_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3804) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_25_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3904) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_26_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3A04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_27_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3B04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_28_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3C04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_29_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3D04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_30_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3E04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_31_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3F04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_32_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4004) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_33_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4104) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_34_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4204) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_35_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4304) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_36_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4404) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_37_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4504) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_38_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4604) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_39_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4704) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_40_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4804) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_41_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4904) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_42_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4A04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_43_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4B04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_44_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4C04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_45_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4D04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_46_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4E04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_47_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4F04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_48_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5004) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_49_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5104) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_50_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5204) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_51_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5304) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_52_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5404) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_53_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5504) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_54_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5604) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_55_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5704) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_56_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5804) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_57_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5904) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_58_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5A04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_59_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5B04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_60_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5C04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_61_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5D04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_62_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5E04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_63_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5F04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_64_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6004) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_65_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6104) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_66_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6204) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_67_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6304) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_68_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6404) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_69_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6504) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_70_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6604) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_71_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6704) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_72_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6804) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_73_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6904) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_74_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6A04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_75_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6B04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_76_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6C04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_77_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6D04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_78_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6E04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_79_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6F04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_80_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7004) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_81_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7104) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_82_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7204) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_83_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7304) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_84_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7404) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_85_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7504) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_86_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7604) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_87_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7704) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_88_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7804) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_89_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7904) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_90_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7A04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_91_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7B04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_92_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7C04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_93_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7D04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_94_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7E04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_95_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7F04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_96_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8004) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_97_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8104) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_98_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8204) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_99_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8304) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_100_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8404) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_101_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8504) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_102_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8604) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_103_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8704) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_104_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8804) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_105_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8904) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_106_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8A04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_107_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8B04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_108_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8C04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_109_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8D04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_110_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8E04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_111_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8F04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_112_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9004) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_113_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9104) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_114_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9204) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_115_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9304) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_116_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9404) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_117_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9504) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_118_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9604) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_119_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9704) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_120_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9804) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_121_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9904) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_122_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9A04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_123_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9B04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_124_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9C04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_125_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9D04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_126_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9E04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_BASE_H_127_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9F04) /* DMA Queue SQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_0_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2008) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_1_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2108) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_2_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2208) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_3_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2308) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_4_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2408) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_5_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2508) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_6_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2608) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_7_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2708) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_8_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2808) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_9_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2908) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_10_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2A08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_11_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2B08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_12_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2C08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_13_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2D08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_14_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2E08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_15_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2F08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_16_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3008) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_17_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3108) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_18_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3208) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_19_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3308) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_20_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3408) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_21_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3508) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_22_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3608) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_23_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3708) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_24_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3808) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_25_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3908) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_26_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3A08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_27_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3B08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_28_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3C08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_29_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3D08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_30_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3E08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_31_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3F08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_32_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4008) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_33_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4108) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_34_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4208) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_35_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4308) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_36_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4408) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_37_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4508) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_38_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4608) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_39_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4708) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_40_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4808) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_41_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4908) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_42_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4A08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_43_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4B08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_44_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4C08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_45_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4D08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_46_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4E08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_47_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4F08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_48_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5008) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_49_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5108) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_50_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5208) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_51_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5308) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_52_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5408) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_53_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5508) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_54_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5608) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_55_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5708) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_56_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5808) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_57_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5908) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_58_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5A08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_59_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5B08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_60_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5C08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_61_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5D08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_62_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5E08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_63_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5F08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_64_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6008) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_65_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6108) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_66_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6208) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_67_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6308) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_68_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6408) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_69_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6508) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_70_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6608) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_71_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6708) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_72_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6808) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_73_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6908) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_74_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6A08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_75_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6B08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_76_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6C08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_77_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6D08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_78_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6E08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_79_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6F08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_80_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7008) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_81_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7108) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_82_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7208) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_83_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7308) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_84_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7408) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_85_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7508) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_86_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7608) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_87_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7708) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_88_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7808) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_89_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7908) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_90_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7A08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_91_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7B08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_92_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7C08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_93_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7D08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_94_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7E08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_95_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7F08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_96_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8008) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_97_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8108) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_98_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8208) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_99_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8308) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_100_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8408) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_101_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8508) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_102_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8608) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_103_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8708) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_104_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8808) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_105_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8908) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_106_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8A08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_107_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8B08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_108_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8C08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_109_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8D08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_110_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8E08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_111_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8F08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_112_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9008) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_113_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9108) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_114_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9208) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_115_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9308) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_116_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9408) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_117_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9508) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_118_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9608) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_119_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9708) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_120_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9808) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_121_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9908) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_122_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9A08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_123_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9B08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_124_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9C08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_125_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9D08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_126_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9E08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_DEPTH_127_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9F08) /* DMA Queue SQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_0_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x200C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_1_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x210C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_2_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x220C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_3_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x230C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_4_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x240C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_5_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x250C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_6_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x260C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_7_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x270C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_8_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x280C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_9_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x290C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_10_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2A0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_11_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2B0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_12_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2C0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_13_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2D0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_14_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2E0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_15_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2F0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_16_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x300C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_17_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x310C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_18_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x320C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_19_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x330C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_20_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x340C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_21_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x350C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_22_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x360C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_23_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x370C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_24_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x380C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_25_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x390C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_26_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3A0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_27_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3B0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_28_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3C0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_29_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3D0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_30_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3E0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_31_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3F0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_32_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x400C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_33_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x410C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_34_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x420C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_35_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x430C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_36_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x440C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_37_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x450C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_38_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x460C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_39_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x470C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_40_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x480C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_41_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x490C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_42_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4A0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_43_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4B0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_44_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4C0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_45_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4D0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_46_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4E0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_47_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4F0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_48_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x500C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_49_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x510C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_50_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x520C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_51_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x530C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_52_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x540C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_53_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x550C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_54_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x560C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_55_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x570C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_56_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x580C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_57_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x590C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_58_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5A0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_59_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5B0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_60_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5C0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_61_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5D0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_62_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5E0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_63_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5F0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_64_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x600C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_65_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x610C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_66_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x620C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_67_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x630C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_68_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x640C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_69_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x650C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_70_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x660C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_71_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x670C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_72_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x680C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_73_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x690C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_74_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6A0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_75_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6B0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_76_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6C0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_77_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6D0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_78_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6E0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_79_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6F0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_80_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x700C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_81_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x710C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_82_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x720C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_83_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x730C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_84_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x740C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_85_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x750C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_86_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x760C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_87_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x770C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_88_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x780C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_89_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x790C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_90_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7A0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_91_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7B0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_92_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7C0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_93_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7D0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_94_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7E0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_95_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7F0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_96_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x800C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_97_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x810C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_98_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x820C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_99_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x830C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_100_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x840C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_101_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x850C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_102_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x860C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_103_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x870C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_104_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x880C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_105_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x890C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_106_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8A0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_107_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8B0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_108_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8C0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_109_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8D0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_110_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8E0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_111_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8F0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_112_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x900C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_113_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x910C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_114_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x920C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_115_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x930C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_116_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x940C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_117_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x950C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_118_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x960C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_119_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x970C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_120_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x980C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_121_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x990C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_122_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9A0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_123_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9B0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_124_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9C0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_125_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9D0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_126_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9E0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_TAIL_PTR_127_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9F0C) /* DMA Queue SQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_0_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2010) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_1_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2110) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_2_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2210) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_3_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2310) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_4_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2410) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_5_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2510) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_6_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2610) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_7_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2710) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_8_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2810) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_9_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2910) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_10_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2A10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_11_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2B10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_12_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2C10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_13_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2D10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_14_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2E10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_15_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2F10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_16_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3010) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_17_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3110) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_18_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3210) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_19_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3310) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_20_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3410) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_21_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3510) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_22_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3610) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_23_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3710) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_24_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3810) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_25_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3910) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_26_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3A10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_27_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3B10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_28_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3C10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_29_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3D10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_30_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3E10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_31_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3F10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_32_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4010) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_33_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4110) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_34_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4210) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_35_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4310) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_36_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4410) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_37_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4510) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_38_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4610) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_39_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4710) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_40_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4810) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_41_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4910) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_42_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4A10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_43_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4B10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_44_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4C10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_45_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4D10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_46_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4E10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_47_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4F10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_48_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5010) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_49_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5110) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_50_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5210) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_51_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5310) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_52_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5410) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_53_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5510) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_54_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5610) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_55_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5710) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_56_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5810) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_57_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5910) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_58_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5A10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_59_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5B10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_60_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5C10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_61_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5D10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_62_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5E10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_63_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5F10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_64_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6010) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_65_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6110) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_66_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6210) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_67_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6310) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_68_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6410) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_69_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6510) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_70_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6610) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_71_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6710) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_72_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6810) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_73_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6910) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_74_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6A10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_75_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6B10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_76_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6C10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_77_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6D10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_78_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6E10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_79_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6F10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_80_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7010) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_81_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7110) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_82_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7210) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_83_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7310) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_84_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7410) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_85_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7510) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_86_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7610) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_87_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7710) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_88_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7810) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_89_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7910) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_90_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7A10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_91_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7B10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_92_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7C10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_93_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7D10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_94_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7E10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_95_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7F10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_96_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8010) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_97_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8110) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_98_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8210) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_99_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8310) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_100_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8410) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_101_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8510) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_102_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8610) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_103_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8710) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_104_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8810) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_105_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8910) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_106_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8A10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_107_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8B10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_108_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8C10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_109_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8D10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_110_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8E10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_111_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8F10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_112_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9010) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_113_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9110) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_114_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9210) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_115_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9310) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_116_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9410) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_117_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9510) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_118_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9610) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_119_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9710) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_120_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9810) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_121_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9910) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_122_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9A10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_123_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9B10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_124_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9C10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_125_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9D10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_126_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9E10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_L_127_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9F10) /* DMA Queue CQ Base Address Low Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_0_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2014) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_1_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2114) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_2_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2214) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_3_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2314) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_4_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2414) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_5_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2514) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_6_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2614) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_7_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2714) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_8_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2814) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_9_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2914) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_10_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2A14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_11_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2B14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_12_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2C14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_13_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2D14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_14_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2E14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_15_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2F14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_16_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3014) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_17_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3114) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_18_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3214) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_19_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3314) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_20_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3414) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_21_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3514) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_22_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3614) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_23_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3714) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_24_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3814) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_25_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3914) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_26_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3A14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_27_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3B14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_28_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3C14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_29_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3D14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_30_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3E14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_31_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3F14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_32_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4014) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_33_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4114) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_34_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4214) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_35_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4314) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_36_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4414) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_37_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4514) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_38_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4614) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_39_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4714) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_40_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4814) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_41_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4914) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_42_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4A14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_43_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4B14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_44_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4C14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_45_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4D14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_46_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4E14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_47_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4F14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_48_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5014) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_49_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5114) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_50_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5214) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_51_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5314) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_52_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5414) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_53_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5514) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_54_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5614) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_55_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5714) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_56_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5814) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_57_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5914) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_58_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5A14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_59_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5B14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_60_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5C14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_61_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5D14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_62_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5E14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_63_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5F14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_64_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6014) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_65_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6114) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_66_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6214) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_67_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6314) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_68_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6414) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_69_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6514) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_70_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6614) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_71_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6714) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_72_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6814) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_73_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6914) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_74_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6A14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_75_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6B14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_76_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6C14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_77_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6D14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_78_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6E14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_79_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6F14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_80_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7014) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_81_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7114) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_82_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7214) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_83_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7314) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_84_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7414) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_85_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7514) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_86_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7614) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_87_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7714) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_88_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7814) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_89_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7914) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_90_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7A14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_91_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7B14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_92_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7C14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_93_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7D14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_94_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7E14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_95_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7F14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_96_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8014) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_97_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8114) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_98_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8214) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_99_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8314) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_100_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8414) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_101_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8514) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_102_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8614) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_103_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8714) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_104_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8814) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_105_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8914) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_106_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8A14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_107_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8B14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_108_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8C14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_109_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8D14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_110_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8E14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_111_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8F14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_112_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9014) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_113_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9114) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_114_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9214) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_115_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9314) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_116_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9414) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_117_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9514) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_118_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9614) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_119_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9714) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_120_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9814) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_121_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9914) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_122_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9A14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_123_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9B14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_124_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9C14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_125_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9D14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_126_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9E14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_BASE_H_127_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9F14) /* DMA Queue CQ Base Address High Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_0_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2018) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_1_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2118) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_2_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2218) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_3_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2318) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_4_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2418) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_5_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2518) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_6_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2618) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_7_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2718) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_8_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2818) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_9_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2918) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_10_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2A18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_11_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2B18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_12_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2C18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_13_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2D18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_14_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2E18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_15_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2F18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_16_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3018) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_17_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3118) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_18_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3218) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_19_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3318) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_20_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3418) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_21_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3518) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_22_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3618) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_23_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3718) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_24_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3818) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_25_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3918) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_26_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3A18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_27_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3B18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_28_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3C18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_29_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3D18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_30_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3E18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_31_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x3F18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_32_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4018) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_33_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4118) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_34_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4218) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_35_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4318) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_36_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4418) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_37_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4518) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_38_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4618) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_39_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4718) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_40_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4818) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_41_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4918) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_42_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4A18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_43_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4B18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_44_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4C18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_45_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4D18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_46_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4E18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_47_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x4F18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_48_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5018) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_49_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5118) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_50_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5218) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_51_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5318) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_52_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5418) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_53_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5518) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_54_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5618) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_55_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5718) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_56_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5818) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_57_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5918) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_58_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5A18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_59_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5B18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_60_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5C18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_61_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5D18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_62_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5E18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_63_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x5F18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_64_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6018) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_65_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6118) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_66_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6218) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_67_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6318) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_68_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6418) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_69_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6518) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_70_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6618) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_71_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6718) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_72_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6818) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_73_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6918) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_74_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6A18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_75_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6B18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_76_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6C18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_77_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6D18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_78_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6E18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_79_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x6F18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_80_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7018) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_81_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7118) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_82_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7218) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_83_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7318) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_84_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7418) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_85_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7518) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_86_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7618) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_87_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7718) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_88_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7818) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_89_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7918) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_90_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7A18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_91_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7B18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_92_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7C18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_93_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7D18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_94_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7E18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_95_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x7F18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_96_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8018) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_97_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8118) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_98_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8218) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_99_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8318) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_100_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8418) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_101_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8518) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_102_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8618) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_103_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8718) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_104_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8818) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_105_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8918) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_106_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8A18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_107_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8B18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_108_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8C18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_109_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8D18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_110_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8E18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_111_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8F18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_112_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9018) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_113_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9118) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_114_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9218) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_115_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9318) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_116_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9418) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_117_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9518) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_118_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9618) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_119_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9718) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_120_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9818) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_121_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9918) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_122_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9A18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_123_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9B18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_124_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9C18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_125_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9D18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_126_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9E18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_DEPTH_127_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x9F18) /* DMA Queue CQ Depth */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_0_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x201C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_1_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x211C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_2_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x221C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_3_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x231C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_4_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x241C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_5_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x251C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_6_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x261C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_7_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x271C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_8_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x281C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_9_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x291C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_10_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2A1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_11_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2B1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_12_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2C1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_13_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2D1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_14_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2E1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_15_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2F1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_16_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x301C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_17_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x311C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_18_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x321C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_19_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x331C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_20_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x341C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_21_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x351C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_22_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x361C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_23_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x371C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_24_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x381C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_25_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x391C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_26_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3A1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_27_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3B1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_28_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3C1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_29_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3D1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_30_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3E1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_31_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3F1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_32_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x401C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_33_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x411C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_34_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x421C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_35_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x431C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_36_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x441C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_37_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x451C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_38_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x461C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_39_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x471C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_40_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x481C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_41_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x491C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_42_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4A1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_43_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4B1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_44_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4C1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_45_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4D1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_46_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4E1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_47_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4F1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_48_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x501C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_49_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x511C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_50_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x521C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_51_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x531C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_52_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x541C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_53_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x551C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_54_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x561C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_55_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x571C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_56_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x581C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_57_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x591C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_58_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5A1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_59_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5B1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_60_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5C1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_61_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5D1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_62_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5E1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_63_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5F1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_64_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x601C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_65_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x611C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_66_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x621C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_67_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x631C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_68_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x641C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_69_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x651C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_70_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x661C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_71_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x671C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_72_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x681C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_73_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x691C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_74_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6A1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_75_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6B1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_76_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6C1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_77_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6D1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_78_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6E1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_79_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6F1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_80_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x701C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_81_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x711C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_82_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x721C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_83_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x731C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_84_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x741C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_85_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x751C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_86_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x761C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_87_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x771C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_88_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x781C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_89_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x791C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_90_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7A1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_91_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7B1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_92_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7C1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_93_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7D1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_94_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7E1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_95_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7F1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_96_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x801C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_97_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x811C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_98_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x821C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_99_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x831C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_100_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x841C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_101_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x851C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_102_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x861C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_103_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x871C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_104_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x881C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_105_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x891C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_106_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8A1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_107_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8B1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_108_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8C1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_109_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8D1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_110_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8E1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_111_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8F1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_112_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x901C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_113_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x911C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_114_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x921C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_115_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x931C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_116_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x941C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_117_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x951C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_118_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x961C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_119_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x971C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_120_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x981C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_121_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x991C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_122_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9A1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_123_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9B1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_124_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9C1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_125_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9D1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_126_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9E1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_HEAD_PTR_127_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9F1C) /* DMA Queue CQ Head Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_0_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2020) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_1_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2120) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_2_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2220) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_3_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2320) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_4_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2420) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_5_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2520) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_6_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2620) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_7_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2720) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_8_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2820) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_9_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2920) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_10_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2A20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_11_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2B20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_12_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2C20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_13_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2D20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_14_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2E20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_15_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2F20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_16_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3020) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_17_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3120) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_18_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3220) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_19_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3320) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_20_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3420) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_21_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3520) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_22_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3620) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_23_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3720) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_24_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3820) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_25_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3920) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_26_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3A20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_27_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3B20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_28_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3C20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_29_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3D20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_30_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3E20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_31_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3F20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_32_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4020) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_33_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4120) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_34_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4220) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_35_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4320) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_36_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4420) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_37_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4520) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_38_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4620) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_39_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4720) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_40_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4820) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_41_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4920) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_42_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4A20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_43_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4B20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_44_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4C20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_45_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4D20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_46_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4E20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_47_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4F20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_48_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5020) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_49_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5120) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_50_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5220) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_51_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5320) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_52_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5420) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_53_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5520) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_54_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5620) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_55_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5720) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_56_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5820) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_57_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5920) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_58_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5A20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_59_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5B20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_60_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5C20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_61_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5D20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_62_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5E20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_63_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5F20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_64_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6020) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_65_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6120) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_66_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6220) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_67_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6320) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_68_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6420) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_69_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6520) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_70_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6620) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_71_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6720) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_72_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6820) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_73_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6920) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_74_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6A20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_75_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6B20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_76_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6C20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_77_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6D20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_78_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6E20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_79_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6F20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_80_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7020) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_81_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7120) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_82_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7220) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_83_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7320) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_84_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7420) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_85_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7520) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_86_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7620) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_87_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7720) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_88_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7820) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_89_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7920) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_90_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7A20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_91_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7B20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_92_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7C20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_93_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7D20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_94_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7E20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_95_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7F20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_96_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x8020) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_97_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x8120) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_98_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x8220) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_99_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x8320) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_100_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8420) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_101_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8520) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_102_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8620) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_103_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8720) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_104_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8820) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_105_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8920) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_106_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8A20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_107_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8B20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_108_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8C20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_109_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8D20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_110_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8E20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_111_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8F20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_112_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9020) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_113_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9120) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_114_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9220) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_115_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9320) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_116_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9420) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_117_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9520) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_118_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9620) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_119_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9720) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_120_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9820) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_121_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9920) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_122_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9A20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_123_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9B20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_124_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9C20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_125_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9D20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_126_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9E20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL0_127_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9F20) /* DMA Queue control Register 0 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_0_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2024) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_1_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2124) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_2_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2224) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_3_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2324) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_4_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2424) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_5_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2524) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_6_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2624) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_7_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2724) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_8_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2824) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_9_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2924) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_10_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2A24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_11_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2B24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_12_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2C24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_13_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2D24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_14_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2E24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_15_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2F24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_16_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3024) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_17_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3124) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_18_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3224) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_19_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3324) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_20_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3424) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_21_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3524) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_22_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3624) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_23_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3724) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_24_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3824) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_25_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3924) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_26_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3A24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_27_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3B24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_28_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3C24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_29_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3D24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_30_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3E24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_31_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3F24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_32_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4024) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_33_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4124) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_34_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4224) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_35_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4324) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_36_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4424) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_37_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4524) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_38_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4624) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_39_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4724) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_40_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4824) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_41_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4924) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_42_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4A24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_43_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4B24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_44_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4C24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_45_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4D24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_46_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4E24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_47_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4F24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_48_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5024) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_49_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5124) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_50_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5224) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_51_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5324) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_52_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5424) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_53_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5524) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_54_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5624) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_55_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5724) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_56_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5824) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_57_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5924) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_58_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5A24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_59_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5B24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_60_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5C24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_61_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5D24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_62_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5E24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_63_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5F24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_64_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6024) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_65_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6124) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_66_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6224) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_67_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6324) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_68_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6424) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_69_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6524) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_70_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6624) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_71_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6724) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_72_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6824) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_73_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6924) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_74_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6A24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_75_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6B24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_76_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6C24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_77_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6D24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_78_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6E24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_79_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6F24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_80_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7024) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_81_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7124) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_82_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7224) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_83_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7324) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_84_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7424) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_85_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7524) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_86_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7624) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_87_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7724) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_88_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7824) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_89_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7924) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_90_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7A24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_91_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7B24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_92_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7C24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_93_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7D24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_94_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7E24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_95_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7F24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_96_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x8024) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_97_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x8124) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_98_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x8224) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_99_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x8324) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_100_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8424) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_101_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8524) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_102_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8624) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_103_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8724) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_104_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8824) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_105_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8924) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_106_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8A24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_107_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8B24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_108_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8C24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_109_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8D24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_110_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8E24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_111_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8F24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_112_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9024) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_113_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9124) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_114_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9224) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_115_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9324) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_116_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9424) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_117_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9524) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_118_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9624) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_119_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9724) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_120_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9824) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_121_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9924) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_122_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9A24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_123_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9B24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_124_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9C24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_125_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9D24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_126_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9E24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL1_127_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9F24) /* DMA Queue control Register 1 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_0_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2030) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_1_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2130) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_2_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2230) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_3_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2330) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_4_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2430) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_5_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2530) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_6_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2630) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_7_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2730) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_8_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2830) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_9_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2930) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_10_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2A30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_11_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2B30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_12_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2C30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_13_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2D30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_14_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2E30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_15_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2F30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_16_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3030) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_17_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3130) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_18_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3230) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_19_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3330) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_20_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3430) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_21_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3530) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_22_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3630) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_23_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3730) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_24_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3830) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_25_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3930) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_26_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3A30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_27_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3B30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_28_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3C30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_29_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3D30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_30_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3E30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_31_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3F30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_32_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4030) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_33_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4130) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_34_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4230) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_35_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4330) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_36_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4430) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_37_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4530) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_38_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4630) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_39_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4730) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_40_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4830) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_41_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4930) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_42_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4A30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_43_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4B30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_44_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4C30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_45_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4D30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_46_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4E30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_47_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4F30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_48_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5030) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_49_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5130) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_50_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5230) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_51_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5330) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_52_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5430) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_53_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5530) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_54_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5630) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_55_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5730) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_56_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5830) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_57_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5930) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_58_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5A30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_59_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5B30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_60_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5C30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_61_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5D30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_62_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5E30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_63_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5F30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_64_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6030) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_65_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6130) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_66_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6230) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_67_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6330) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_68_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6430) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_69_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6530) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_70_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6630) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_71_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6730) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_72_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6830) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_73_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6930) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_74_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6A30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_75_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6B30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_76_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6C30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_77_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6D30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_78_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6E30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_79_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6F30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_80_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7030) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_81_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7130) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_82_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7230) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_83_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7330) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_84_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7430) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_85_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7530) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_86_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7630) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_87_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7730) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_88_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7830) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_89_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7930) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_90_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7A30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_91_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7B30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_92_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7C30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_93_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7D30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_94_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7E30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_95_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7F30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_96_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8030) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_97_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8130) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_98_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8230) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_99_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8330) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_100_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8430) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_101_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8530) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_102_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8630) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_103_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8730) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_104_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8830) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_105_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8930) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_106_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8A30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_107_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8B30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_108_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8C30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_109_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8D30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_110_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8E30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_111_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8F30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_112_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9030) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_113_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9130) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_114_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9230) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_115_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9330) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_116_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9430) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_117_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9530) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_118_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9630) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_119_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9730) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_120_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9830) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_121_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9930) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_122_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9A30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_123_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9B30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_124_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9C30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_125_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9D30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_126_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9E30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_FSM_STS_127_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9F30) /* DMA Queue FSM Status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_0_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2034) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_1_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2134) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_2_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2234) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_3_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2334) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_4_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2434) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_5_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2534) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_6_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2634) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_7_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2734) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_8_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2834) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_9_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2934) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_10_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2A34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_11_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2B34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_12_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2C34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_13_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2D34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_14_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2E34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_15_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2F34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_16_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3034) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_17_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3134) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_18_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3234) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_19_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3334) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_20_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3434) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_21_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3534) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_22_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3634) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_23_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3734) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_24_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3834) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_25_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3934) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_26_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3A34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_27_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3B34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_28_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3C34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_29_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3D34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_30_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3E34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_31_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3F34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_32_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4034) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_33_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4134) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_34_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4234) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_35_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4334) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_36_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4434) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_37_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4534) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_38_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4634) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_39_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4734) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_40_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4834) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_41_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4934) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_42_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4A34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_43_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4B34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_44_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4C34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_45_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4D34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_46_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4E34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_47_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4F34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_48_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5034) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_49_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5134) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_50_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5234) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_51_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5334) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_52_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5434) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_53_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5534) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_54_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5634) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_55_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5734) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_56_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5834) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_57_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5934) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_58_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5A34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_59_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5B34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_60_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5C34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_61_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5D34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_62_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5E34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_63_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5F34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_64_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6034) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_65_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6134) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_66_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6234) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_67_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6334) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_68_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6434) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_69_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6534) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_70_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6634) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_71_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6734) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_72_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6834) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_73_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6934) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_74_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6A34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_75_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6B34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_76_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6C34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_77_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6D34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_78_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6E34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_79_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6F34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_80_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7034) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_81_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7134) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_82_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7234) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_83_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7334) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_84_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7434) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_85_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7534) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_86_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7634) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_87_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7734) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_88_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7834) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_89_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7934) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_90_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7A34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_91_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7B34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_92_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7C34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_93_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7D34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_94_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7E34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_95_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7F34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_96_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8034) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_97_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8134) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_98_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8234) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_99_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8334) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_100_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8434) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_101_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8534) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_102_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8634) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_103_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8734) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_104_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8834) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_105_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8934) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_106_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8A34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_107_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8B34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_108_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8C34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_109_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8D34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_110_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8E34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_111_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8F34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_112_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9034) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_113_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9134) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_114_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9234) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_115_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9334) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_116_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9434) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_117_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9534) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_118_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9634) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_119_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9734) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_120_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9834) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_121_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9934) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_122_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9A34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_123_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9B34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_124_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9C34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_125_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9D34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_126_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9E34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_SQ_STS_127_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9F34) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_0_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x203C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_1_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x213C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_2_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x223C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_3_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x233C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_4_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x243C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_5_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x253C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_6_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x263C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_7_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x273C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_8_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x283C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_9_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x293C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_10_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2A3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_11_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2B3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_12_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2C3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_13_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2D3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_14_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2E3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_15_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2F3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_16_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x303C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_17_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x313C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_18_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x323C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_19_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x333C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_20_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x343C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_21_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x353C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_22_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x363C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_23_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x373C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_24_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x383C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_25_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x393C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_26_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3A3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_27_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3B3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_28_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3C3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_29_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3D3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_30_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3E3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_31_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3F3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_32_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x403C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_33_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x413C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_34_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x423C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_35_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x433C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_36_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x443C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_37_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x453C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_38_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x463C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_39_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x473C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_40_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x483C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_41_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x493C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_42_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4A3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_43_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4B3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_44_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4C3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_45_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4D3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_46_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4E3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_47_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4F3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_48_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x503C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_49_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x513C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_50_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x523C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_51_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x533C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_52_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x543C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_53_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x553C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_54_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x563C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_55_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x573C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_56_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x583C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_57_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x593C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_58_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5A3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_59_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5B3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_60_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5C3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_61_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5D3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_62_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5E3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_63_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5F3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_64_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x603C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_65_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x613C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_66_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x623C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_67_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x633C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_68_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x643C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_69_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x653C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_70_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x663C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_71_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x673C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_72_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x683C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_73_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x693C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_74_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6A3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_75_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6B3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_76_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6C3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_77_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6D3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_78_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6E3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_79_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6F3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_80_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x703C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_81_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x713C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_82_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x723C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_83_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x733C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_84_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x743C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_85_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x753C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_86_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x763C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_87_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x773C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_88_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x783C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_89_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x793C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_90_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7A3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_91_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7B3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_92_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7C3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_93_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7D3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_94_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7E3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_95_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7F3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_96_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x803C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_97_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x813C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_98_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x823C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_99_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x833C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_100_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x843C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_101_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x853C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_102_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x863C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_103_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x873C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_104_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x883C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_105_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x893C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_106_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8A3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_107_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8B3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_108_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8C3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_109_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8D3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_110_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8E3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_111_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8F3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_112_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x903C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_113_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x913C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_114_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x923C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_115_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x933C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_116_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x943C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_117_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x953C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_118_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x963C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_119_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x973C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_120_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x983C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_121_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x993C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_122_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9A3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_123_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9B3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_124_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9C3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_125_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9D3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_126_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9E3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CQ_TAIL_PTR_127_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9F3C) /* DMA Queue CQ Tail Pointer Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_0_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2040) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_1_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2140) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_2_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2240) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_3_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2340) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_4_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2440) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_5_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2540) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_6_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2640) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_7_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2740) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_8_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2840) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_9_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2940) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_10_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2A40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_11_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2B40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_12_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2C40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_13_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2D40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_14_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2E40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_15_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2F40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_16_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3040) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_17_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3140) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_18_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3240) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_19_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3340) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_20_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3440) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_21_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3540) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_22_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3640) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_23_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3740) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_24_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3840) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_25_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3940) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_26_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3A40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_27_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3B40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_28_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3C40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_29_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3D40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_30_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3E40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_31_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3F40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_32_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4040) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_33_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4140) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_34_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4240) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_35_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4340) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_36_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4440) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_37_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4540) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_38_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4640) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_39_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4740) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_40_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4840) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_41_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4940) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_42_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4A40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_43_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4B40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_44_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4C40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_45_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4D40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_46_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4E40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_47_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4F40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_48_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5040) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_49_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5140) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_50_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5240) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_51_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5340) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_52_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5440) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_53_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5540) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_54_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5640) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_55_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5740) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_56_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5840) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_57_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5940) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_58_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5A40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_59_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5B40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_60_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5C40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_61_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5D40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_62_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5E40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_63_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5F40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_64_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6040) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_65_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6140) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_66_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6240) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_67_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6340) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_68_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6440) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_69_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6540) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_70_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6640) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_71_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6740) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_72_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6840) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_73_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6940) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_74_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6A40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_75_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6B40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_76_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6C40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_77_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6D40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_78_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6E40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_79_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6F40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_80_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7040) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_81_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7140) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_82_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7240) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_83_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7340) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_84_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7440) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_85_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7540) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_86_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7640) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_87_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7740) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_88_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7840) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_89_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7940) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_90_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7A40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_91_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7B40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_92_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7C40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_93_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7D40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_94_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7E40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_95_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7F40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_96_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8040) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_97_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8140) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_98_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8240) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_99_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8340) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_100_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8440) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_101_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8540) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_102_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8640) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_103_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8740) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_104_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8840) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_105_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8940) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_106_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8A40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_107_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8B40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_108_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8C40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_109_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8D40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_110_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8E40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_111_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8F40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_112_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9040) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_113_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9140) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_114_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9240) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_115_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9340) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_116_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9440) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_117_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9540) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_118_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9640) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_119_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9740) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_120_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9840) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_121_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9940) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_122_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9A40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_123_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9B40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_124_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9C40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_125_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9D40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_126_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9E40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_STS_127_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9F40) /* DMA Queue Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_0_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2044) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_1_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2144) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_2_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2244) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_3_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2344) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_4_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2444) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_5_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2544) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_6_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2644) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_7_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2744) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_8_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2844) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_9_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2944) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_10_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2A44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_11_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2B44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_12_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2C44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_13_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2D44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_14_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2E44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_15_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2F44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_16_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3044) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_17_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3144) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_18_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3244) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_19_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3344) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_20_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3444) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_21_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3544) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_22_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3644) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_23_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3744) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_24_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3844) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_25_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3944) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_26_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3A44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_27_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3B44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_28_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3C44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_29_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3D44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_30_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3E44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_31_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3F44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_32_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4044) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_33_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4144) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_34_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4244) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_35_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4344) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_36_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4444) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_37_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4544) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_38_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4644) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_39_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4744) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_40_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4844) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_41_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4944) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_42_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4A44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_43_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4B44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_44_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4C44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_45_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4D44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_46_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4E44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_47_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4F44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_48_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5044) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_49_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5144) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_50_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5244) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_51_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5344) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_52_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5444) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_53_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5544) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_54_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5644) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_55_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5744) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_56_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5844) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_57_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5944) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_58_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5A44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_59_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5B44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_60_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5C44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_61_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5D44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_62_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5E44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_63_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5F44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_64_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6044) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_65_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6144) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_66_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6244) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_67_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6344) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_68_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6444) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_69_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6544) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_70_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6644) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_71_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6744) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_72_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6844) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_73_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6944) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_74_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6A44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_75_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6B44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_76_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6C44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_77_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6D44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_78_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6E44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_79_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6F44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_80_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7044) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_81_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7144) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_82_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7244) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_83_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7344) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_84_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7444) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_85_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7544) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_86_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7644) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_87_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7744) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_88_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7844) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_89_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7944) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_90_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7A44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_91_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7B44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_92_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7C44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_93_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7D44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_94_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7E44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_95_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7F44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_96_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8044) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_97_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8144) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_98_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8244) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_99_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8344) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_100_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8444) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_101_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8544) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_102_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8644) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_103_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8744) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_104_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8844) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_105_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8944) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_106_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8A44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_107_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8B44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_108_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8C44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_109_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8D44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_110_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8E44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_111_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8F44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_112_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9044) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_113_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9144) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_114_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9244) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_115_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9344) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_116_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9444) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_117_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9544) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_118_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9644) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_119_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9744) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_120_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9844) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_121_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9944) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_122_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9A44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_123_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9B44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_124_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9C44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_125_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9D44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_126_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9E44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_MSK_127_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9F44) /* DMA Queue Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_0_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2048) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_1_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2148) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_2_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2248) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_3_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2348) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_4_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2448) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_5_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2548) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_6_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2648) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_7_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2748) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_8_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2848) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_9_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2948) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_10_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2A48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_11_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2B48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_12_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2C48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_13_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2D48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_14_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2E48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_15_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2F48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_16_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3048) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_17_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3148) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_18_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3248) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_19_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3348) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_20_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3448) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_21_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3548) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_22_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3648) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_23_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3748) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_24_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3848) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_25_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3948) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_26_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3A48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_27_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3B48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_28_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3C48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_29_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3D48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_30_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3E48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_31_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3F48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_32_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4048) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_33_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4148) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_34_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4248) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_35_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4348) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_36_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4448) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_37_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4548) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_38_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4648) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_39_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4748) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_40_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4848) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_41_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4948) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_42_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4A48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_43_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4B48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_44_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4C48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_45_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4D48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_46_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4E48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_47_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4F48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_48_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5048) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_49_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5148) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_50_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5248) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_51_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5348) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_52_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5448) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_53_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5548) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_54_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5648) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_55_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5748) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_56_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5848) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_57_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5948) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_58_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5A48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_59_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5B48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_60_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5C48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_61_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5D48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_62_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5E48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_63_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5F48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_64_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6048) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_65_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6148) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_66_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6248) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_67_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6348) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_68_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6448) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_69_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6548) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_70_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6648) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_71_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6748) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_72_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6848) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_73_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6948) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_74_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6A48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_75_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6B48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_76_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6C48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_77_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6D48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_78_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6E48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_79_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6F48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_80_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7048) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_81_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7148) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_82_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7248) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_83_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7348) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_84_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7448) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_85_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7548) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_86_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7648) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_87_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7748) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_88_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7848) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_89_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7948) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_90_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7A48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_91_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7B48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_92_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7C48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_93_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7D48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_94_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7E48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_95_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7F48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_96_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8048) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_97_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8148) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_98_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8248) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_99_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8348) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_100_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8448) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_101_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8548) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_102_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8648) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_103_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8748) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_104_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8848) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_105_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8948) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_106_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8A48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_107_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8B48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_108_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8C48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_109_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8D48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_110_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8E48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_111_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8F48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_112_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9048) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_113_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9148) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_114_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9248) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_115_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9348) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_116_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9448) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_117_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9548) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_118_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9648) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_119_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9748) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_120_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9848) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_121_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9948) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_122_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9A48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_123_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9B48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_124_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9C48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_125_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9D48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_126_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9E48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_STS_127_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9F48) /* DMA Queue Error Interrupt Status */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_0_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x204C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_1_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x214C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_2_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x224C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_3_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x234C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_4_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x244C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_5_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x254C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_6_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x264C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_7_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x274C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_8_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x284C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_9_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x294C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_10_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2A4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_11_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2B4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_12_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2C4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_13_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2D4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_14_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2E4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_15_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2F4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_16_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x304C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_17_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x314C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_18_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x324C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_19_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x334C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_20_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x344C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_21_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x354C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_22_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x364C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_23_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x374C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_24_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x384C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_25_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x394C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_26_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3A4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_27_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3B4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_28_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3C4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_29_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3D4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_30_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3E4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_31_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3F4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_32_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x404C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_33_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x414C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_34_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x424C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_35_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x434C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_36_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x444C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_37_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x454C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_38_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x464C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_39_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x474C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_40_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x484C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_41_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x494C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_42_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4A4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_43_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4B4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_44_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4C4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_45_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4D4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_46_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4E4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_47_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4F4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_48_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x504C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_49_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x514C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_50_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x524C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_51_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x534C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_52_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x544C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_53_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x554C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_54_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x564C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_55_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x574C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_56_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x584C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_57_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x594C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_58_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5A4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_59_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5B4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_60_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5C4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_61_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5D4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_62_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5E4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_63_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5F4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_64_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x604C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_65_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x614C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_66_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x624C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_67_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x634C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_68_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x644C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_69_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x654C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_70_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x664C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_71_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x674C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_72_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x684C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_73_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x694C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_74_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6A4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_75_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6B4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_76_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6C4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_77_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6D4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_78_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6E4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_79_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6F4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_80_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x704C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_81_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x714C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_82_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x724C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_83_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x734C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_84_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x744C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_85_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x754C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_86_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x764C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_87_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x774C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_88_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x784C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_89_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x794C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_90_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7A4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_91_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7B4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_92_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7C4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_93_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7D4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_94_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7E4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_95_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7F4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_96_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x804C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_97_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x814C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_98_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x824C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_99_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x834C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_100_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x844C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_101_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x854C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_102_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x864C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_103_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x874C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_104_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x884C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_105_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x894C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_106_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8A4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_107_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8B4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_108_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8C4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_109_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8D4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_110_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8E4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_111_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8F4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_112_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x904C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_113_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x914C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_114_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x924C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_115_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x934C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_116_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x944C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_117_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x954C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_118_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x964C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_119_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x974C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_120_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x984C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_121_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x994C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_122_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9A4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_123_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9B4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_124_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9C4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_125_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9D4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_126_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9E4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_ERR_INT_MSK_127_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9F4C) /* DMA Queue Error Interrupt Mask Register */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_0_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2068) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_1_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2168) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_2_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2268) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_3_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2368) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_4_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2468) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_5_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2568) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_6_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2668) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_7_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2768) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_8_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2868) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_9_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x2968) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_10_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2A68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_11_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2B68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_12_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2C68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_13_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2D68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_14_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2E68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_15_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2F68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_16_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3068) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_17_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3168) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_18_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3268) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_19_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3368) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_20_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3468) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_21_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3568) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_22_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3668) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_23_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3768) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_24_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3868) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_25_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3968) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_26_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3A68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_27_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3B68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_28_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3C68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_29_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3D68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_30_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3E68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_31_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x3F68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_32_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4068) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_33_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4168) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_34_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4268) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_35_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4368) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_36_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4468) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_37_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4568) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_38_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4668) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_39_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4768) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_40_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4868) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_41_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4968) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_42_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4A68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_43_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4B68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_44_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4C68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_45_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4D68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_46_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4E68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_47_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x4F68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_48_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5068) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_49_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5168) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_50_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5268) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_51_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5368) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_52_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5468) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_53_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5568) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_54_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5668) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_55_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5768) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_56_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5868) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_57_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5968) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_58_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5A68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_59_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5B68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_60_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5C68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_61_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5D68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_62_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5E68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_63_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x5F68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_64_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6068) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_65_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6168) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_66_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6268) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_67_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6368) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_68_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6468) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_69_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6568) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_70_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6668) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_71_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6768) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_72_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6868) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_73_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6968) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_74_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6A68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_75_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6B68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_76_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6C68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_77_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6D68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_78_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6E68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_79_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x6F68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_80_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7068) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_81_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7168) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_82_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7268) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_83_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7368) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_84_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7468) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_85_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7568) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_86_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7668) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_87_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7768) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_88_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7868) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_89_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7968) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_90_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7A68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_91_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7B68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_92_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7C68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_93_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7D68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_94_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7E68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_95_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x7F68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_96_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8068) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_97_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8168) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_98_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8268) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_99_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x8368) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_100_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8468) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_101_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8568) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_102_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8668) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_103_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8768) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_104_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8868) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_105_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8968) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_106_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8A68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_107_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8B68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_108_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8C68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_109_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8D68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_110_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8E68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_111_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8F68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_112_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9068) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_113_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9168) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_114_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9268) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_115_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9368) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_116_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9468) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_117_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9568) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_118_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9668) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_119_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9768) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_120_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9868) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_121_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9968) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_122_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9A68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_123_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9B68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_124_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9C68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_125_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9D68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_126_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9E68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DFX_SQ_READ_ERR_PTR_127_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x9F68) /* The ptr address of SQ read err */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_0_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x206C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_1_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x216C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_2_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x226C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_3_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x236C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_4_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x246C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_5_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x256C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_6_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x266C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_7_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x276C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_8_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x286C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_9_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x296C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_10_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2A6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_11_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2B6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_12_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2C6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_13_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2D6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_14_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2E6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_15_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2F6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_16_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x306C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_17_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x316C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_18_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x326C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_19_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x336C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_20_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x346C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_21_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x356C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_22_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x366C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_23_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x376C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_24_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x386C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_25_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x396C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_26_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3A6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_27_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3B6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_28_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3C6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_29_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3D6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_30_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3E6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_31_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x3F6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_32_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x406C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_33_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x416C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_34_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x426C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_35_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x436C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_36_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x446C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_37_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x456C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_38_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x466C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_39_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x476C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_40_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x486C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_41_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x496C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_42_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4A6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_43_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4B6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_44_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4C6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_45_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4D6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_46_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4E6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_47_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x4F6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_48_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x506C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_49_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x516C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_50_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x526C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_51_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x536C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_52_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x546C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_53_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x556C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_54_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x566C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_55_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x576C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_56_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x586C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_57_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x596C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_58_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5A6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_59_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5B6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_60_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5C6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_61_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5D6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_62_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5E6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_63_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x5F6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_64_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x606C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_65_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x616C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_66_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x626C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_67_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x636C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_68_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x646C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_69_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x656C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_70_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x666C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_71_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x676C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_72_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x686C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_73_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x696C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_74_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6A6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_75_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6B6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_76_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6C6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_77_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6D6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_78_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6E6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_79_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x6F6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_80_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x706C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_81_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x716C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_82_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x726C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_83_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x736C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_84_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x746C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_85_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x756C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_86_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x766C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_87_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x776C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_88_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x786C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_89_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x796C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_90_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7A6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_91_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7B6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_92_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7C6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_93_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7D6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_94_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7E6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_95_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x7F6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_96_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x806C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_97_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x816C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_98_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x826C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_99_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x836C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_100_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x846C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_101_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x856C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_102_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x866C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_103_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x876C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_104_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x886C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_105_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x896C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_106_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8A6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_107_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8B6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_108_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8C6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_109_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8D6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_110_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8E6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_111_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8F6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_112_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x906C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_113_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x916C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_114_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x926C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_115_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x936C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_116_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x946C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_117_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x956C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_118_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x966C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_119_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x976C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_120_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x986C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_121_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x996C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_122_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9A6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_123_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9B6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_124_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9C6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_125_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9D6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_126_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9E6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_RO_127_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x9F6C) /* DMA Queue Interrupt RO Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_0_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2070) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_1_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2170) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_2_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2270) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_3_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2370) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_4_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2470) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_5_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2570) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_6_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2670) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_7_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2770) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_8_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2870) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_9_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x2970) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_10_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2A70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_11_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2B70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_12_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2C70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_13_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2D70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_14_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2E70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_15_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x2F70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_16_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3070) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_17_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3170) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_18_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3270) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_19_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3370) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_20_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3470) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_21_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3570) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_22_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3670) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_23_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3770) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_24_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3870) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_25_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3970) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_26_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3A70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_27_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3B70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_28_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3C70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_29_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3D70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_30_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3E70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_31_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x3F70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_32_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4070) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_33_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4170) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_34_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4270) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_35_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4370) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_36_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4470) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_37_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4570) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_38_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4670) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_39_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4770) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_40_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4870) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_41_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4970) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_42_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4A70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_43_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4B70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_44_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4C70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_45_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4D70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_46_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4E70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_47_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x4F70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_48_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5070) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_49_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5170) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_50_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5270) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_51_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5370) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_52_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5470) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_53_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5570) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_54_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5670) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_55_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5770) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_56_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5870) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_57_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5970) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_58_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5A70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_59_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5B70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_60_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5C70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_61_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5D70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_62_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5E70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_63_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x5F70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_64_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6070) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_65_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6170) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_66_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6270) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_67_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6370) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_68_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6470) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_69_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6570) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_70_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6670) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_71_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6770) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_72_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6870) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_73_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6970) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_74_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6A70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_75_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6B70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_76_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6C70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_77_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6D70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_78_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6E70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_79_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x6F70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_80_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7070) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_81_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7170) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_82_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7270) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_83_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7370) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_84_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7470) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_85_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7570) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_86_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7670) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_87_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7770) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_88_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7870) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_89_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7970) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_90_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7A70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_91_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7B70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_92_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7C70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_93_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7D70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_94_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7E70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_95_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x7F70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_96_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8070) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_97_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8170) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_98_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8270) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_99_REG             (HIPCIEC_AP_DMA_REG_BASE + 0x8370) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_100_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8470) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_101_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8570) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_102_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8670) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_103_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8770) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_104_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8870) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_105_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8970) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_106_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8A70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_107_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8B70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_108_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8C70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_109_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8D70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_110_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8E70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_111_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x8F70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_112_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9070) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_113_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9170) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_114_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9270) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_115_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9370) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_116_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9470) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_117_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9570) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_118_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9670) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_119_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9770) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_120_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9870) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_121_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9970) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_122_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9A70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_123_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9B70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_124_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9C70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_125_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9D70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_126_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9E70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_INT_SET_127_REG            (HIPCIEC_AP_DMA_REG_BASE + 0x9F70) /* DMA Queue Interrupt SET Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_0_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2084) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_1_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2184) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_2_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2284) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_3_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2384) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_4_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2484) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_5_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2584) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_6_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2684) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_7_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2784) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_8_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2884) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_9_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2984) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_10_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2A84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_11_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2B84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_12_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2C84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_13_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2D84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_14_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2E84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_15_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2F84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_16_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3084) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_17_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3184) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_18_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3284) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_19_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3384) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_20_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3484) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_21_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3584) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_22_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3684) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_23_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3784) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_24_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3884) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_25_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3984) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_26_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3A84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_27_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3B84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_28_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3C84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_29_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3D84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_30_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3E84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_31_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3F84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_32_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4084) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_33_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4184) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_34_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4284) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_35_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4384) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_36_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4484) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_37_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4584) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_38_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4684) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_39_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4784) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_40_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4884) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_41_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4984) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_42_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4A84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_43_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4B84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_44_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4C84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_45_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4D84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_46_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4E84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_47_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4F84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_48_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5084) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_49_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5184) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_50_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5284) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_51_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5384) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_52_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5484) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_53_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5584) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_54_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5684) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_55_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5784) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_56_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5884) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_57_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5984) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_58_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5A84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_59_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5B84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_60_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5C84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_61_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5D84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_62_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5E84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_63_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5F84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_64_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6084) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_65_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6184) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_66_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6284) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_67_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6384) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_68_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6484) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_69_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6584) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_70_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6684) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_71_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6784) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_72_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6884) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_73_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6984) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_74_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6A84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_75_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6B84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_76_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6C84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_77_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6D84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_78_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6E84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_79_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6F84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_80_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7084) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_81_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7184) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_82_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7284) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_83_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7384) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_84_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7484) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_85_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7584) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_86_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7684) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_87_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7784) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_88_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7884) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_89_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7984) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_90_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7A84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_91_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7B84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_92_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7C84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_93_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7D84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_94_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7E84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_95_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7F84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_96_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8084) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_97_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8184) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_98_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8284) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_99_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8384) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_100_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8484) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_101_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8584) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_102_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8684) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_103_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8784) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_104_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8884) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_105_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8984) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_106_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8A84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_107_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8B84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_108_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8C84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_109_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8D84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_110_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8E84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_111_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8F84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_112_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9084) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_113_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9184) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_114_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9284) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_115_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9384) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_116_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9484) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_117_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9584) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_118_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9684) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_119_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9784) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_120_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9884) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_121_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9984) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_122_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9A84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_123_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9B84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_124_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9C84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_125_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9D84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_126_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9E84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM0_127_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9F84) /* The statistics number for dma_queu_err0~7 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_0_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2088) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_1_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2188) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_2_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2288) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_3_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2388) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_4_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2488) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_5_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2588) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_6_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2688) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_7_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2788) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_8_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2888) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_9_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x2988) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_10_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2A88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_11_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2B88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_12_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2C88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_13_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2D88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_14_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2E88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_15_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2F88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_16_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3088) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_17_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3188) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_18_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3288) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_19_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3388) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_20_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3488) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_21_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3588) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_22_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3688) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_23_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3788) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_24_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3888) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_25_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3988) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_26_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3A88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_27_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3B88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_28_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3C88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_29_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3D88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_30_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3E88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_31_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3F88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_32_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4088) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_33_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4188) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_34_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4288) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_35_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4388) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_36_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4488) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_37_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4588) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_38_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4688) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_39_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4788) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_40_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4888) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_41_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4988) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_42_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4A88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_43_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4B88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_44_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4C88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_45_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4D88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_46_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4E88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_47_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4F88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_48_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5088) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_49_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5188) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_50_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5288) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_51_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5388) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_52_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5488) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_53_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5588) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_54_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5688) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_55_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5788) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_56_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5888) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_57_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5988) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_58_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5A88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_59_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5B88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_60_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5C88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_61_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5D88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_62_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5E88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_63_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5F88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_64_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6088) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_65_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6188) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_66_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6288) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_67_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6388) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_68_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6488) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_69_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6588) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_70_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6688) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_71_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6788) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_72_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6888) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_73_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6988) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_74_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6A88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_75_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6B88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_76_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6C88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_77_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6D88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_78_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6E88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_79_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6F88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_80_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7088) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_81_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7188) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_82_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7288) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_83_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7388) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_84_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7488) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_85_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7588) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_86_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7688) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_87_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7788) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_88_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7888) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_89_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7988) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_90_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7A88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_91_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7B88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_92_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7C88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_93_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7D88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_94_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7E88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_95_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7F88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_96_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8088) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_97_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8188) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_98_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8288) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_99_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x8388) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_100_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8488) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_101_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8588) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_102_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8688) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_103_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8788) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_104_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8888) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_105_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8988) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_106_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8A88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_107_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8B88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_108_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8C88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_109_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8D88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_110_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8E88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_111_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8F88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_112_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9088) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_113_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9188) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_114_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9288) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_115_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9388) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_116_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9488) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_117_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9588) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_118_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9688) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_119_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9788) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_120_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9888) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_121_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9988) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_122_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9A88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_123_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9B88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_124_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9C88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_125_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9D88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_126_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9E88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM1_127_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9F88) /* The statistics number for dma_queu_err8~15 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_0_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x208C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_1_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x218C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_2_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x228C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_3_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x238C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_4_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x248C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_5_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x258C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_6_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x268C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_7_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x278C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_8_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x288C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_9_REG           (HIPCIEC_AP_DMA_REG_BASE + 0x298C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_10_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2A8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_11_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2B8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_12_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2C8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_13_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2D8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_14_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2E8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_15_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x2F8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_16_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x308C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_17_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x318C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_18_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x328C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_19_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x338C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_20_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x348C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_21_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x358C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_22_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x368C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_23_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x378C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_24_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x388C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_25_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x398C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_26_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3A8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_27_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3B8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_28_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3C8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_29_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3D8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_30_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3E8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_31_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x3F8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_32_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x408C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_33_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x418C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_34_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x428C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_35_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x438C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_36_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x448C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_37_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x458C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_38_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x468C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_39_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x478C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_40_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x488C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_41_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x498C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_42_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4A8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_43_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4B8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_44_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4C8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_45_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4D8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_46_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4E8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_47_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x4F8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_48_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x508C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_49_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x518C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_50_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x528C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_51_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x538C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_52_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x548C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_53_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x558C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_54_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x568C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_55_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x578C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_56_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x588C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_57_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x598C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_58_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5A8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_59_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5B8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_60_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5C8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_61_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5D8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_62_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5E8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_63_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x5F8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_64_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x608C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_65_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x618C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_66_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x628C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_67_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x638C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_68_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x648C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_69_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x658C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_70_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x668C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_71_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x678C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_72_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x688C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_73_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x698C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_74_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6A8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_75_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6B8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_76_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6C8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_77_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6D8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_78_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6E8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_79_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x6F8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_80_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x708C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_81_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x718C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_82_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x728C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_83_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x738C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_84_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x748C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_85_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x758C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_86_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x768C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_87_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x778C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_88_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x788C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_89_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x798C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_90_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7A8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_91_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7B8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_92_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7C8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_93_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7D8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_94_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7E8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_95_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x7F8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_96_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x808C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_97_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x818C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_98_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x828C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_99_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x838C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_100_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x848C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_101_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x858C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_102_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x868C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_103_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x878C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_104_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x888C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_105_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x898C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_106_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8A8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_107_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8B8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_108_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8C8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_109_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8D8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_110_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8E8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_111_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x8F8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_112_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x908C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_113_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x918C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_114_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x928C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_115_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x938C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_116_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x948C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_117_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x958C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_118_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x968C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_119_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x978C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_120_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x988C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_121_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x998C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_122_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9A8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_123_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9B8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_124_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9C8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_125_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9D8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_126_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9E8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_ERR_INT_NUM2_127_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x9F8C) /* The statistics number for dma_queu_err16~17 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_0_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x209C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_1_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x219C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_2_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x229C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_3_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x239C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_4_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x249C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_5_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x259C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_6_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x269C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_7_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x279C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_8_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x289C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_9_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x299C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_10_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2A9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_11_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2B9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_12_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2C9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_13_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2D9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_14_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2E9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_15_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x2F9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_16_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x309C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_17_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x319C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_18_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x329C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_19_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x339C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_20_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x349C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_21_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x359C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_22_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x369C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_23_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x379C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_24_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x389C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_25_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x399C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_26_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3A9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_27_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3B9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_28_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3C9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_29_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3D9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_30_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3E9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_31_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x3F9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_32_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x409C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_33_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x419C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_34_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x429C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_35_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x439C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_36_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x449C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_37_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x459C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_38_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x469C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_39_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x479C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_40_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x489C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_41_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x499C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_42_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4A9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_43_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4B9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_44_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4C9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_45_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4D9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_46_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4E9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_47_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x4F9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_48_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x509C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_49_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x519C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_50_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x529C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_51_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x539C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_52_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x549C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_53_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x559C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_54_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x569C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_55_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x579C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_56_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x589C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_57_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x599C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_58_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5A9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_59_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5B9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_60_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5C9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_61_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5D9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_62_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5E9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_63_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x5F9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_64_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x609C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_65_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x619C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_66_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x629C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_67_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x639C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_68_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x649C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_69_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x659C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_70_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x669C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_71_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x679C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_72_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x689C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_73_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x699C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_74_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6A9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_75_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6B9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_76_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6C9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_77_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6D9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_78_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6E9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_79_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x6F9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_80_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x709C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_81_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x719C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_82_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x729C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_83_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x739C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_84_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x749C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_85_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x759C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_86_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x769C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_87_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x779C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_88_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x789C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_89_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x799C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_90_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7A9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_91_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7B9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_92_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7C9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_93_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7D9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_94_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7E9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_95_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x7F9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_96_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x809C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_97_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x819C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_98_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x829C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_99_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x839C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_100_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x849C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_101_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x859C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_102_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x869C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_103_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x879C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_104_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x889C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_105_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x899C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_106_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8A9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_107_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8B9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_108_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8C9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_109_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8D9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_110_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8E9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_111_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x8F9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_112_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x909C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_113_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x919C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_114_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x929C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_115_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x939C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_116_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x949C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_117_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x959C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_118_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x969C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_119_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x979C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_120_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x989C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_121_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x999C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_122_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9A9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_123_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9B9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_124_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9C9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_125_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9D9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_126_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9E9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DMA_QUEUE_CTRL2_127_REG              (HIPCIEC_AP_DMA_REG_BASE + 0x9F9C) /* DMA Queue control Register 2 */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_0_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x20A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_1_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x21A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_2_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x22A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_3_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x23A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_4_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x24A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_5_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x25A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_6_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x26A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_7_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x27A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_8_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x28A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_9_REG                 (HIPCIEC_AP_DMA_REG_BASE + 0x29A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_10_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2AA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_11_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2BA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_12_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2CA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_13_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2DA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_14_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2EA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_15_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x2FA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_16_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x30A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_17_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x31A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_18_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x32A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_19_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x33A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_20_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x34A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_21_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x35A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_22_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x36A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_23_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x37A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_24_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x38A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_25_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x39A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_26_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x3AA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_27_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x3BA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_28_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x3CA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_29_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x3DA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_30_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x3EA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_31_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x3FA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_32_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x40A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_33_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x41A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_34_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x42A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_35_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x43A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_36_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x44A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_37_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x45A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_38_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x46A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_39_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x47A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_40_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x48A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_41_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x49A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_42_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x4AA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_43_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x4BA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_44_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x4CA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_45_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x4DA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_46_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x4EA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_47_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x4FA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_48_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x50A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_49_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x51A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_50_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x52A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_51_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x53A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_52_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x54A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_53_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x55A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_54_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x56A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_55_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x57A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_56_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x58A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_57_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x59A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_58_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x5AA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_59_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x5BA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_60_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x5CA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_61_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x5DA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_62_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x5EA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_63_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x5FA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_64_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x60A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_65_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x61A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_66_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x62A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_67_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x63A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_68_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x64A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_69_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x65A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_70_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x66A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_71_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x67A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_72_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x68A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_73_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x69A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_74_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x6AA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_75_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x6BA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_76_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x6CA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_77_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x6DA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_78_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x6EA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_79_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x6FA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_80_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x70A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_81_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x71A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_82_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x72A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_83_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x73A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_84_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x74A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_85_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x75A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_86_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x76A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_87_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x77A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_88_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x78A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_89_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x79A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_90_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x7AA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_91_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x7BA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_92_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x7CA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_93_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x7DA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_94_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x7EA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_95_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x7FA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_96_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x80A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_97_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x81A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_98_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x82A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_99_REG                (HIPCIEC_AP_DMA_REG_BASE + 0x83A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_100_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x84A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_101_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x85A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_102_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x86A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_103_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x87A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_104_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x88A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_105_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x89A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_106_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x8AA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_107_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x8BA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_108_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x8CA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_109_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x8DA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_110_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x8EA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_111_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x8FA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_112_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x90A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_113_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x91A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_114_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x92A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_115_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x93A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_116_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x94A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_117_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x95A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_118_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x96A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_119_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x97A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_120_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x98A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_121_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x99A0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_122_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x9AA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_123_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x9BA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_124_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x9CA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_125_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x9DA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_126_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x9EA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DONE_INT_MERGE_127_REG               (HIPCIEC_AP_DMA_REG_BASE + 0x9FA0) /* DONE_INT_MERGE */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_0_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x20A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_1_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x21A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_2_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x22A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_3_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x23A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_4_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x24A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_5_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x25A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_6_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x26A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_7_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x27A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_8_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x28A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_9_REG          (HIPCIEC_AP_DMA_REG_BASE + 0x29A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_10_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2AA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_11_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2BA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_12_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2CA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_13_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2DA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_14_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2EA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_15_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x2FA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_16_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x30A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_17_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x31A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_18_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x32A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_19_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x33A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_20_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x34A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_21_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x35A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_22_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x36A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_23_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x37A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_24_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x38A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_25_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x39A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_26_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3AA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_27_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3BA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_28_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3CA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_29_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3DA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_30_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3EA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_31_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x3FA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_32_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x40A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_33_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x41A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_34_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x42A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_35_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x43A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_36_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x44A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_37_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x45A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_38_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x46A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_39_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x47A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_40_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x48A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_41_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x49A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_42_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4AA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_43_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4BA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_44_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4CA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_45_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4DA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_46_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4EA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_47_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x4FA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_48_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x50A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_49_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x51A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_50_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x52A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_51_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x53A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_52_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x54A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_53_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x55A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_54_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x56A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_55_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x57A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_56_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x58A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_57_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x59A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_58_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5AA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_59_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5BA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_60_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5CA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_61_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5DA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_62_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5EA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_63_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x5FA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_64_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x60A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_65_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x61A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_66_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x62A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_67_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x63A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_68_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x64A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_69_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x65A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_70_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x66A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_71_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x67A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_72_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x68A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_73_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x69A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_74_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6AA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_75_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6BA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_76_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6CA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_77_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6DA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_78_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6EA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_79_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x6FA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_80_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x70A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_81_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x71A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_82_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x72A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_83_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x73A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_84_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x74A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_85_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x75A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_86_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x76A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_87_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x77A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_88_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x78A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_89_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x79A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_90_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7AA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_91_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7BA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_92_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7CA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_93_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7DA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_94_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7EA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_95_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x7FA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_96_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x80A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_97_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x81A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_98_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x82A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_99_REG         (HIPCIEC_AP_DMA_REG_BASE + 0x83A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_100_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x84A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_101_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x85A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_102_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x86A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_103_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x87A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_104_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x88A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_105_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x89A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_106_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8AA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_107_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8BA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_108_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8CA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_109_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8DA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_110_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8EA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_111_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x8FA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_112_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x90A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_113_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x91A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_114_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x92A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_115_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x93A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_116_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x94A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_117_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x95A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_118_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x96A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_119_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x97A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_120_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x98A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_121_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x99A4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_122_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9AA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_123_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9BA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_124_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9CA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_125_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9DA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_126_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9EA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DFX_DMA_QUEUE_SQ_STS2_127_REG        (HIPCIEC_AP_DMA_REG_BASE + 0x9FA4) /* DMA Queue SQ and CQ status Register */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_0_REG      (HIPCIEC_AP_DMA_REG_BASE + 0x20B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_1_REG      (HIPCIEC_AP_DMA_REG_BASE + 0x21B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_2_REG      (HIPCIEC_AP_DMA_REG_BASE + 0x22B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_3_REG      (HIPCIEC_AP_DMA_REG_BASE + 0x23B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_4_REG      (HIPCIEC_AP_DMA_REG_BASE + 0x24B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_5_REG      (HIPCIEC_AP_DMA_REG_BASE + 0x25B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_6_REG      (HIPCIEC_AP_DMA_REG_BASE + 0x26B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_7_REG      (HIPCIEC_AP_DMA_REG_BASE + 0x27B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_8_REG      (HIPCIEC_AP_DMA_REG_BASE + 0x28B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_9_REG      (HIPCIEC_AP_DMA_REG_BASE + 0x29B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_10_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x2AB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_11_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x2BB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_12_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x2CB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_13_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x2DB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_14_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x2EB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_15_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x2FB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_16_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x30B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_17_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x31B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_18_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x32B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_19_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x33B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_20_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x34B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_21_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x35B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_22_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x36B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_23_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x37B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_24_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x38B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_25_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x39B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_26_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x3AB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_27_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x3BB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_28_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x3CB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_29_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x3DB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_30_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x3EB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_31_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x3FB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_32_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x40B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_33_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x41B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_34_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x42B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_35_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x43B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_36_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x44B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_37_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x45B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_38_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x46B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_39_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x47B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_40_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x48B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_41_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x49B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_42_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x4AB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_43_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x4BB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_44_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x4CB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_45_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x4DB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_46_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x4EB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_47_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x4FB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_48_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x50B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_49_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x51B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_50_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x52B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_51_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x53B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_52_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x54B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_53_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x55B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_54_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x56B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_55_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x57B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_56_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x58B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_57_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x59B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_58_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x5AB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_59_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x5BB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_60_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x5CB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_61_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x5DB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_62_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x5EB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_63_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x5FB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_64_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x60B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_65_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x61B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_66_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x62B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_67_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x63B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_68_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x64B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_69_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x65B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_70_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x66B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_71_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x67B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_72_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x68B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_73_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x69B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_74_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x6AB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_75_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x6BB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_76_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x6CB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_77_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x6DB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_78_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x6EB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_79_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x6FB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_80_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x70B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_81_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x71B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_82_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x72B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_83_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x73B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_84_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x74B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_85_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x75B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_86_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x76B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_87_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x77B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_88_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x78B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_89_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x79B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_90_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x7AB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_91_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x7BB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_92_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x7CB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_93_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x7DB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_94_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x7EB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_95_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x7FB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_96_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x80B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_97_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x81B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_98_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x82B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_99_REG     (HIPCIEC_AP_DMA_REG_BASE + 0x83B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_100_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x84B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_101_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x85B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_102_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x86B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_103_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x87B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_104_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x88B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_105_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x89B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_106_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x8AB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_107_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x8BB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_108_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x8CB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_109_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x8DB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_110_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x8EB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_111_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x8FB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_112_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x90B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_113_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x91B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_114_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x92B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_115_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x93B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_116_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x94B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_117_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x95B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_118_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x96B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_119_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x97B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_120_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x98B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_121_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x99B0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_122_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x9AB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_123_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x9BB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_124_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x9CB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_125_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x9DB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_126_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x9EB0) /* DMA_CHANNEL_INT_ROUTE_SEL */
#define HIPCIEC_AP_DMA_REG_DMA_CHENNEL_INT_ROUTE_SEL_127_REG    (HIPCIEC_AP_DMA_REG_BASE + 0x9FB0) /* DMA_CHANNEL_INT_ROUTE_SEL */

#endif // __HIPCIEC50_AP_DMA_REG_REG_OFFSET_H__
